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¿RDNA3 en Chiplets?

Uno de los rumores que han aparecido en los últimos días es el siguiente:

La afirmación es puro bullshit, el problema es que va a mezclar esto con el bulo de que PS5 tiene una RDNA 3 en su interior (tan absurdo como que es una RDNA 1.5) y va a salir diciendo que esta compuesta por chiplets.

El problema es que RDNA3 no va a estar compuesta por chiplets de la misma manera que Nvidia supuestamente lo hara con Hooper e Intel con la familia Intel Xe sino que los planes de AMD son distintos, pero para entender hacia donde van las GPUs en un futuro os recomiendo esta entrada del blog.

Pero claro, una GPU basada en chiplets es una GPU de futuro y esto hace que nos encontremos ante el bullshit principle y esto obliga a hacer una entrada extensa para desmentir este rumor que ha aparecido respecto a RDNA3.

Cambios futuros en las GPUs de AMD.

El problema principal que tenemos con las GPUs contemporaneas es que necesitamos pasar por la cache de último nivel para comunicar diferentes elementos entre si ya que son el punto de comunicación, todos los componentes necesitan comunicarse con la cache de último nivel y esta con los diferentes componentes. Según las reglas actuales si hiciéramos una GPU por chiplets, tomando como referencia la RX 5700 de AMD como referencia y sus especificaciones:

El ancho de banda de la cache L2, de último nivel, es de 1.95 TB/s, esta cifra se consigue a través de las 16 particiones de 64B asignadas cada una a un Shader Array.

Por lo que pasaríamos a tener la siguiente configuración:

Esto no es más que un ejemplo y realmente no es otra cosa que la adaptación a lo AMD de esto:

Pero AMD no va a hacer como Intel con los Xe HPC y tampoco como Nvidia con Hooper.

Su concepto de GPU chiplet es diferente y no se trata de una GPU subdividida sino una GPU que puedan colocar en un sustrato/interposer activo.Esto no significa que no estén desarrollando otras cosas o mejor dicho, esto no significa que no lo hayan desarrollado dado que esta tecnología les ha dado el contrato del SuperOrdenador «El Capitan» y lo que se desarrolla en computación de alto rendimiento es trasladado al mercado doméstico.

Es a través de la tecnología desarrollada para dicho contrato que nos podemos hacer una idea de lo que nos espera a nivel de AMD. Hasta ahora AMD ha utilizado la interfaz Infinity Fabric para comunicar elementos a nivel de sus procesadores de forma externa pero con unos anchos de banda muy bajos. El problema es que para las GPUs necesitamos interfaces de comunicación mucho más veloces y anchas lo que aumenta enormemente la cantidad de pj/bit y por tanto los watts de consumo energético al realizar la transmisión de los datos se disparan hasta la estratosfera. ¿Pero cual es el truco más viejo de todos? Si tenemos en cuenta la formula clásica…

P=C∗V2∗F

Si yo tengo 4 conexiones a 2 Ghz y 8 conexiones a 1Ghz, lo que me encontrare es que el primer caso consumirá el doble de consumo energético que el segundo. Entonces la clave estará en conseguir la mayor cantidad de interconexiones posible y esto entra en conflicto con lo que he explicado antes, de ahí a utilizar mecanismos de compresión y descompresión de datos al vuelo que paradójicamente consumen mucho menos. Pero podemos llegar al punto en el que nos encontramos que si que necesitamos una gran cantidad de interconexiones y el espacio esta limitado dentro de un chip. ¿Es esto así? El mundo es tridimensional y podemos comunicar los routers entre si utilizando infraestructuras verticales para la intercomunicación en vez de hacerlo horizontalmente y esto no es algo nuevo.

Esto es algo en lo que todas las empresas están trabajando, en poder comunicar los routers verticalmente aumentando la cantidad de interconexiones con ello sin aumentar el perimetro del chip. Para ello en vez de comunicar los componentes del MCM en horizontal y en serie se comunican verticalmente a través a través del sustrato/interposer que no es mas que un Crossbar gigante y si, esto es lo que Intel comercialmente denomina Foveros, pero Foveros es solo un nombre comercial para este tipo de intercomunicación.

Este tipo de comunicación en una GPU va a permitir comunicar elementos entre si dentro de diferentes conjuntos sin tener que impactar sobre la Cache L2. En realidad vamos a ver como cache router va a tener una memoria local asociada (Scratchpad) a la que sus clientes podrán acceder acceder. Es decir,no hará falta tener una enorme cache de último nivel con un montón de contención como almacen general y una empresa de logística interna manejando los envios y recepciones sino que cada una tendrá el suyo propio.

Pero AMD no va a separar sus GPUs en Chiplets por los conocimientos que tenemos sobre su mapa de ruta. Sino que su plan es llevar el Northbridge, el que en la GPU es el conjunto D (ver más arriba) y que es común en los SoC a un nivel inferior, al sustrato. Esto no es nuevo sino que es algo que sabemos que iban a implementar llegado a un punto. es decir, al contrario de lo que puesto en el dibujo de arriba no van dividir lo que es la unidad GFX (Conjunto C) sino que van a colocar el resto del Conjunto D como Interposer Activo.

Hace unos años hablaron de un prototipo compuesto por 64 núcleos de CPU (equivalentes al chiplet de lo que es Zen2) pero con el Northbridge común en un un interposer activo colocado en un punto inferior cmoinfrastructura 3D para la comunicación de los núcleos en la parte superior así como con la memoria HBM, esto en AMD evoluciono a esto:

El Northbridge común se encuentra en el Silicon Interposer que es el que comunica los diferentes elementos. En realidad esto no deja de ser lo mismo que la tecnología X30 de la que AMD hablo hace un tiempo y de la que muchos se han olvidado debido a que AMD no lo ha ido recordando continuamente pero sabemos de su existencia y que la tecnologia esta completa. Es el llamado X3D que es la contrapartida al Foveros de Intel, es decir, el mismo concepto pero con diferente nombre.

Lo primero que hara AMD será crear MCM de chiplets de futuras arquitecturas Zen con GPUs completas comunicadas entre si en vertical a través de un interposer gigante. El MCM que están haciendo para el SuperOrdenador «El Capitan» se basa en dicho concepto y es el desarrollo final de la tecnología EHP que llevan años desarrollando.

En realidad no solo pueden colocar la CPU y la GPU encima del sustrato/interposer sino todo tipo de núcleos lógicos conectados a través del interposer activo y la gracia es que esto lo pueden escalar hacía abajo de cara al mercado comercial en cuanto al número de núcleos, por ejemplo van a poder colocar 2 o 4 GPUs simétricas pero como he dicho antes, AMD no va a empezar dividiendo la GPU por Chiplets sino que lo primero que hará son MCMs de CPU+GPU propietarias funcionando como un conjunto y siendo vendidas de manera conjunta en un bloque sobre un sustrato/interposer común, esto es lo que alguna gente ha visto y ha creído que RDNA3 va a estar hecha por chiplets ya que lo que han visto es un Zen3+RDNA 3.

Esto es todo, tenéis los comentarios de esta misma entrada para comentar y no olvideis que tenemos Discord.

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IntelCeleronMasterRace

Antes nos van a colar la DDR6, sin importar como. Despues SI veo viable para la gente de a pie, sino se les acabaria el combustible marketinero viò m`ijo.

Steven

Hola creo que tendrá la memoria encima para consumir menos

Rockie

Una pregunta que no viene al caso, porque en cuestión de motores de juego solo aparecen unreal y unity, porque dejaron morir a Fox engine, a Idtech no sale de Doom, y porque dicen que Slicespace nació desfasada para la nueva generación. Muchas gracias.

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