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Conceptos Básicos, Futuro

La clave es la eficiencia energética.

En una conferencia, Bill Dally, cientifico jefe y presidente de Nvidia afirmaba que a los ingenieros les pedía que vigilasen el consumo energético de sus diseños. Las peticiones de Dally terminaron en la creación de la arquitectura Maxwell de Nvidia y la implementacion del Tile Caching, cuyo objetivo principal no era otro que hacer que la mayoría de operaciones no se hiciesen en la RAM local pero externa de la GPU sino dentro del chip.

El funcionamiento del Tile Caching ya lo comente en esta entrada:

Solo decir que todas las GPUs de Nvidia desde Maxwell en adelante lo soportan.

Pues bien, estos días he estado viendo en diagonal un paper titulado The Accelerator Wall: Limits of Chip Specialization y en él hay un gráfico que llama poderosamente la atención.

La cifra de Frames/Joule de Maxwell 2 paso a ser el doble que en Kepler, el enorme salto se dió gracias al Tile Caching. Pero para entenderlo hemos de entender el hecho que dependiendo de donde se ejecuten las instrucciones, no quien las ejecute, sino donde se encuentren los datos en origen no solo afecta la latencia sino también el consumo. Este es el motivo por el cual por ejemplo Nvidia con Ampere pese a que podria haber duplicado con el salto a los 7nm la cantidad de núcleos de Volta ha pasado de los 6MB a los 40MB, un salto considerable pero la idea es que la mayor cantidad de datos se pueda encontrar en la cache L2 y el uso de la memoria externa se minimice con tal de reducir el consumo energético.

Al mismo tiempo esta realidad deja en ridículo a la gente que cuando Navi (RDNA) era un rumor su narrativa era…

Es por ese motivo que con RDNA en AMD decidieron seguir el camino de Intel y mejorar el ratio potencia/consumo adoptando al igual que Nvidia el Tile Caching pero con otro nombre, el llamado DSBR. El ideal no era tener una arquitectura con más núcleos sino tener una arquitectura que rindiese mucho más dentro de un elemento limitante como es el consumo energético de un sistema, el cual es un factor fijo que nadie o casi nadie tiene en cuenta pero que en los diseños se esta teniendo muy en cuenta.

¿Y cual es la solución que se plantea? Una de las claves es dividir la GPU en 2 partes:

  • Parte I: Shader Engines y Aceleradores.
  • Parte II: Procesadores de Comandos, Cache L2.

Las GPUs convencionales suelen tener el siguiente mapa general:

Pero en el futuro cercano harán lo siguiente:

El hecho de separar la GPU en dos chips apilados pero bajo el mismo encapsulado utilizando las vías de silicio (TSV) para su intercomunicación va a permitir aumentar enormemente el tamaño de la cache L2 o la cache de último nivel que sea, pero el objetivo es aumentar la eficiencia energética. ¿Pero como piensan conseguirlo? TSMC por ejemplo tiene un tipo de empaquetado llamado SoIC que no solo permite el 3DIC sino que permite colocar varios chips distintos por nivel en vez de uno solo, permitiendo una configuración mucho más versatil.

La clave no es colocar «Moar Cores» sino dar el mejor rendimiento posible dentro de un consumo energético fijo que para colmo con la obsesión con el cambio climático hay una enorme presión para limitar los consumos energéticos de los dispositivos.

Esto es todo, tenéis los comentarios de esta misma entrada para comentar y no olvideis que tenemos Discord.

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