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Cosas de Nvidia

Comentario#1:

Hay rumores que para la gaming usarían 8nm Samsung que es peor, que los 7nm. Es un poco preocupante el tema consumo 400w es bastante para 1400mhz y HBM2 7nm, seria de ver como se traslada eso a las 3080ti en GDDR6, frecuencian altas y si el nodo llega ser inferior…..

Bueno, el alto consumo pone en perspectiva el tema del coste energético del desplazamiento de datos, por densidad hacer una unidad con una cantidad ingente de ALUs es posible, el problema es lo que consume energéticamente el traslado de datos que es el gran desafió de los arquitectos, no el colocar ingentes cantidades de TFLOPS.

Precisamente el traslado energético si los datos están en en la Cache L2 es mucho más bajo que si están en la RAM externa. Nvidia en vez de crear un chip más pequeño ha ido al tamaño máximo del chip máximo para la litografía por el hecho que el mercado objetivo lo puede pagar ya que estamos hablando del mercado HPC y el de los Data Centers con otra escala.

Por otro no te da la sensación que la estructura separada de la L2, es por que Nvidia se esta reprando para la GPU MCM(modulares) :

A mi lo que me da la sensación es que son dos GPUs pegadas una al lado de la otra y no exagero. Normalmente la Cache L2 y los Procesadores de Comandos están en la parte central y aquí es como si hubiesen tomado dos GPUs y las hubieran colocado una al lado de la otra.

Sobre el tema de los chiplets, la que nos ha dado una pista de lo que veremos es Intel con el chip que engloba la Rambo Cache+XEMF que sería el equivalente a la Cache L2+Control. A este estarán conectados todos los GPC que pasaran a tener su propio chiplet. ¿El problema? El consumo energético en el traslado de datos de un chiplet a otro, los anchos de banda que tiene la Cache L2 con las GPC son ingentes y utilizar las interconexiones tradicionales es un overkill.

Es por ello que Intel va a comunicar los chiplets no en serie en el mismo nivel sino verticalmente con el sustrato/interposer que haya debajo de los chiplets. La idea es que colocarlos verticalmente te permite aumentar la cantidad de interconexiones y hacerlas funcionar a menor velocidad de reloj para conseguir el mismo ancho de banda. ¿Y que tiene de especial? Pues que el consumo crece exponencialmente con la velocidad de reloj y el voltaje también.

La formula es:

P=C∗V2∗F

Hoy en día el voltaje y la velocidad dependen de la carga de trabajo y por tanto va variando pero pero la velocidad escala de esa manera. Este es el motivo por el cual la HBM2 consume menos que la GDDR6, la HBM2 tiene una enorme cantidad de pines en comparación pero al funcionar a menor velocidad cada uno de ellos requieren menos voltaje y generan menos energía.

Intel ya dijo que va a comunicar sus chiplets utilizando Foveros que es su tecnología para comunicación vertical, 3DIC.

Cuyo consumo es de 0.15 Pj/bit.

Pensad que interfaces seriales de bajo consumo como el NVLink de vidia y el Infinity Fabric de AMD alcanzan los 2 Pj/bit, el hecho de pasar a un consumo de 0.15 Pj/bit permite tener anchos de banda de chip a chip mucho más altos bajo un mismo consumo.

¿Pero que hay de Nvidia? El año pasado presentaron un tipo de interconexión del mismo tipo con un chip prototipo llamado RC18 compuesto por varios chiplets muy pequeños.

Lo importante aquí es el tipo de interconexión de los chiplets con el Interposer, el cual parece ser de 0.11 pJ/bit.

Esto les va a permitir montar Hooper, comunicando cada Chiplet/GPC entre si y con la Cache global a la máxima velocidad sin problemas de consumo energético.

Aunque creo más bien que van a añadir una especie de cache L1.5 al estilo de la Cache L1 de RDNA privada de cada GPC o GPU Module. Pero no creo que la organización del chip que vayamos a ver vaya a ser como las del dibujo sino con el SYS+IO+Cache en la parte dentral del chip.

Pero claro, para esto aún falta y muy probablemente estemos hablando de 2022 o 2023.

Comentario#2:

Hola preocupa el consumo y que piensan usar los 8nm en las gamas bajas y los 7 en la alta algo así entiendo yo

El principal proveedor va a ser TSMC, lo dijo Jen Hsun el pasado Diciembre.

En realidad esto lo filtro semiaccurate via suscripción de pago unas semanas antes de que Jen Hsun lo confirmase.

Es decir, Nvidia ha matado la mayor cantidad de chips que iban para Samsung de la gama GeForce Ampere y aquí tengo que pasar a un rumor reciente que he oido para responder a algo que me han preguntado en el Discord.

pregunta @Urian1983 : ¿crees que nVidia volverá al mercado «low cost» con una posible RT 3030 para contrarrestar las APU de AMD y las próximas de Intel ? o como en turing se la sudará el mercado de entrada y solo se enfocará en mercado «entusiasta » con las xx50 cada vez más costosas, gráficas multimedia en combo con procesadores intel en portátiles y nada más.

Vamos a ver, Nvidia no tiene planes para una RTX 3050 para abajo, lo que tiene planes es para una RTX GA116 que va a ser una nueva gama RTX 2xx0 que va a estar entre la gama GeForce Turing actual y la Ampere de gama alta, dicho chip podria ser el que fabricará Samsung para el mercado <$300 donde ahora están las GTX 16×0.

Por lo poco que se, la GA116 podría ser la TU106 portada tal cual al proceso de 8nm de Samsung pero es solo un rumor que podría ser 100% falso pero lo veo 100% viable que Nvidia repita la estrategia de las TU11x pero esta vez con una RTX de bajo coste.

Esto es todo, tenéis el Discord y los comentarios de esta entrada para comentarla.

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Nitupensis

perdon por el offtopic, Urian viste que han remozado toda la web de Gpuopen de AMD, actualizado documentaciones y que anunciaron Radeon Rays 4.0 pero que esta version ya no es open source?

https://gpuopen.com
https://gpuopen.com/radeon-rays/
https://github.com/GPUOpen-LibrariesAndSDKs/RadeonRays_SDK

Nicco

En Gamernexus han hablado hoy del tema.

https://www.youtube.com/watch?v=DmtpQZVzm1A

Nitupensis

gracias por el enlace al video, por lo que veo desde Amd le indican que estan trabajando para que también sera open source.